量巡科技 QuantSyn Tech上海量巡科技有限公司下一代概率 AI 算力与量子安全底座
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上海量巡科技有限公司，聚焦VCMA-MTJ器件、随机数与安全计算、P-bit概率计算、概率处理单元PPU及AI推理芯片技术。团队由院士领衔，并有来自香港科技大学、东南大学、北京航空航天大学、上海科技大学等高校相关方向的博士生参与研发。我们重视科研创新，也重视工程质量、设计规范、验证结果和真实芯片数据，我们将以最快的速度、最优的品控把器件、算法和计算架构真正落实到电路、芯片和硬件系统中，形成完整研发闭环，为我们的客户实现更大价值。

OPEN POSITIONS

热招岗位（8）

点击岗位卡片查看完整职责与要求，投递请发送至上方邮箱并注明应聘岗位。

岗位职责

  • TRNG数字控制、采样、数据处理和健康检测逻辑设计；
  • PQC及其他密码算法的硬件加速模块设计；
  • 密码算法的数据通路、控制逻辑和存储结构设计；
  • RTL编码、功能验证、综合及性能、面积和功耗优化；
  • 配合SoC集成、数字验证、FPGA原型和芯片测试。

任职要求

  • 扎实的Verilog/SystemVerilog基础；
  • 理解数字电路、流水线、状态机、握手协议和存储结构；
  • 能够把算法拆解为数据通路和控制逻辑；
  • 对密码芯片、随机数、安全计算或PQC方向有兴趣；
  • 愿意参与从模块设计到实际芯片测试的完整过程。

优先条件

  • 有AES、SHA、Keccak、NTT、ML-KEM、ML-DSA、TRNG、密码硬件加速器或FPGA项目经验者优先。

岗位宣言

  • 我们不以工作年限作为主要判断标准，更看重数字设计基础、学习能力和真实项目经历。

岗位职责

  • SoC架构落地及芯片顶层集成；
  • 总线、存储、外设、中断、时钟和复位系统设计；
  • IP集成、接口定义及寄存器设计；
  • Lint、CDC/RDC、综合、STA等流程问题分析；
  • 协调数字设计、验证、后端、DFT及外部合作团队；
  • 参与FPGA原型和芯片测试中的系统级问题定位。

任职要求

  • 熟悉AXI、AHB、APB等常见SoC总线和系统结构；
  • 具备芯片顶层集成或复杂子系统集成经验；
  • 理解时钟、复位、跨时钟域和时序约束等基础问题；
  • 能够从RTL继续追踪到综合、时序和物理实现；
  • 有完整ASIC流片或芯片测试经历；
  • 具备良好的Spec、接口文档和版本管理习惯。

岗位宣言

  • 我们希望找到的不是只负责单一IP的人，而是能够把多个模块真正集成成一颗芯片的人。

岗位职责

  • 概率计算算法的硬件架构研究；
  • Ising、QUBO、sampling等算法的硬件映射；
  • P-bit网络、PPU及相关计算架构设计；
  • AI推理算法的数据通路、调度和存储结构设计；
  • Python/C++参考模型、FPGA原型和RTL实现；
  • 基于器件、电路及实验数据开展软硬件协同优化；
  • 架构空间探索、性能建模和应用场景评估。

任职要求

  • 计算机体系结构、AI加速器、组合优化、概率计算或相关背景；
  • 较强的算法理解和数学建模能力；
  • 能够从论文和算法模型继续落实到硬件架构；
  • 愿意编写模型、RTL并搭建可运行原型；
  • 能够定量分析性能、带宽、存储、面积和功耗。

优先条件

  • 博士优先；
  • 具有AI加速器、存算一体、Ising Machine、概率计算、稀疏计算、GNN加速或FPGA/ASIC原型经验者优先。

岗位宣言

  • 我们希望你既能看论文，也愿意真正把算法变成硬件。

岗位职责

  • 模块级及系统级验证环境搭建；
  • SystemVerilog/UVM testbench开发；
  • 验证计划、测试用例、断言和覆盖率设计；
  • 自动化回归、缺陷追踪和波形分析；
  • TRNG、PQC及SoC模块的功能验证；
  • 配合RTL设计人员完成问题定位；
  • 支持门级仿真、FPGA原型及芯片测试问题复现。

任职要求

  • 熟悉SystemVerilog及常用数字验证方法；
  • 具有UVM或其他成熟验证环境的使用经验；
  • 理解基本SoC结构、总线、寄存器和常见接口；
  • 能够独立分析失败用例和定位RTL问题；
  • 了解功能覆盖率、代码覆盖率、断言和自动化回归；
  • 有实际数字IC验证项目经历。

优先条件

  • 有安全芯片、密码模块、形式验证、C/Python参考模型或SoC系统验证经验者优先。

岗位职责

  • RTL综合、时序约束和静态时序分析；
  • 面积、功耗、时序及实现结果检查；
  • Floorplan、布局布线、时钟树和签核结果审核；
  • Timing closure和ECO问题分析；
  • 与外部数字后端合作团队进行技术对接；
  • 数据库、交付物和流片检查。

任职要求

  • 理解ASIC从RTL到GDS的主要流程；
  • 能够编写和检查SDC时序约束；
  • 能够阅读综合、时序、布局布线和签核报告；
  • 熟悉Synopsys或Cadence相关数字实现工具；
  • 能够判断外部合作团队的交付质量；
  • 具有良好的问题跟踪和技术沟通能力。

岗位宣言

  • 我们不要求一个人包办所有数字后端工作，但希望你能够代表公司真正掌握实现质量，而不是只负责传递文件和跟进进度。

岗位职责

  • 存储器及定制单元相关的局部电源模块设计；
  • LDO、regulator等基础供电电路设计；
  • Bias、reference及基础模拟模块设计；
  • 根据需要参与部分存储器读写外围和接口电路；
  • PVT、corner、mismatch及Monte Carlo分析；
  • 版图后仿真及寄生影响分析；
  • 配合版图、SoC和硬件测试人员完成芯片集成与测试。

任职要求

  • 扎实的CMOS模拟电路基础；
  • 熟悉Cadence Virtuoso、Spectre等常用工具；
  • 能够独立完成原理图、仿真、corner分析和版图后仿真；
  • 理解失配、噪声、寄生、稳定性和PVT变化；
  • 有真实模拟或混合信号流片经验；
  • 能够独立把自己负责的模拟模块做到可流片状态。

优先条件

  • 有SRAM/MRAM外围、片上局部电源、LDO、bias、reference、PLL或芯片测试经验者优先。

岗位职责

  • 模拟、混合信号及定制单元版图绘制；
  • 晶体管级器件布局和布线；
  • Matching、symmetry、common centroid等匹配结构设计；
  • Shielding、guard ring和敏感信号布线；
  • 电源地规划、衬底隔离和寄生控制；
  • DRC、LVS、ERC和PEX；
  • 根据版图后仿真结果与模拟设计工程师共同优化。

任职要求

  • 熟悉Cadence Virtuoso及模拟版图设计流程；
  • 理解器件匹配、寄生、噪声和衬底耦合；
  • 能够根据原理图和设计意图独立完成版图；
  • 熟悉DRC、LVS和PEX流程；
  • 有实际模拟或混合信号芯片版图经验；
  • 能够判断版图结构对电路性能的影响。

优先条件

  • 有存储器定制版图、LDO、PLL、SRAM/MRAM外围或先进工艺节点经验者优先。

岗位职责

  • FPGA原型平台搭建和逻辑开发；
  • TRNG、PQC及SoC接口的FPGA验证；
  • 测试板和评估板方案设计；
  • 原理图设计、器件选型及PCB Layout Review；
  • 电源、时钟、复位、JTAG、SPI、UART、I2C等板级系统调试；
  • 芯片上电、功能、性能、功耗和稳定性测试；
  • Python、Tcl或C语言自动化测试脚本开发；
  • 实验室仪器、测试流程和测试数据管理。

任职要求

  • 熟悉主流FPGA开发流程；
  • 具备Verilog/SystemVerilog开发能力；
  • 能够阅读并设计基础硬件原理图；
  • 理解常见数字接口、电源和时钟系统；
  • 熟练使用示波器、逻辑分析仪和实验室电源等仪器；
  • 具备系统化硬件调试和问题定位能力；
  • 愿意同时处理FPGA、板卡、脚本和芯片测试问题。

优先条件

  • 有ASIC芯片测试、评估板设计、高速PCB、PCIe/DDR、密码算法FPGA加速或自动化测试经验者优先。
WHY QUANTSYN

为什么加入量巡科技

  • 参与VCMA-MTJ、TRNG、PQC、P-bit概率计算、PPU及AI推理芯片研发；
  • 接触从器件、定制单元到SoC和硬件系统的完整研发链路；
  • 与院士、高校博士和具有完整芯片研发经验的工程团队合作；
  • 在团队中承担真实模块和技术责任；
  • 优秀技术骨干有机会获得公司期权。

没有合适的岗位？也欢迎自荐

如果你是这样的人：

  • 遇到问题愿意继续向下追，不在岗位边界前停住
  • 愿意写清楚Spec、接口、验证条件和测试记录
  • 能够对自己负责的模块建立真正的Ownership
  • 对跨器件、电路、算法、软件和硬件的协作保持开放
  • 履历可以不华丽，但需要能够讲清自己真正做成过什么
  • 既愿意讨论技术方向，也愿意面对具体实现和实验数据
📧 hr@quantsyn.com